Hardwarovy´ simula´tor inkrementa´lnı´ho snı´macˇe

51

Hardwarovy´ simula´tor inkrementa´lnı´ho snı´macˇe

Ondrˇej Jezˇek¹

1 U´vod

Pro nasazenı´ v syste´mu „hardware in the loop“ (HIL) je potrˇeba vyvinout syste´my, ktere´ simulujı´ chova´nı´ snı´macˇu˚ s vneˇjsˇı´m sveˇtem. Simulace analogovy´ch signa´lu˚ je beˇzˇna´

vzhledem k tomu, zˇe beˇzˇne´ pru˚myslove´ syste´my obvykle analogove´ vy´stupy a vstupy obsahujı´.

Inkrementa´lnı´ cˇidla pracujı´ na pomeˇrneˇ vysoky´ch frekvecı´ch naprˇ. prˇi 1ot/s a cˇidle s 32000 vzorky na ota´cˇku se frekvence zmeˇn na vy´stupu cˇidla 32kHz to uzˇ je frekvence, ktera´ mu˚zˇe by´t pro beˇzˇny´ mikrokontroler problematicka´ prˇi zachova´nı´ dostacˇne´ prˇesnosti simulace a je proto vhodne´ volit hardwarove´ rˇesˇenı´. Rˇesˇenı´m je pak simulace prˇı´mo pomocı´ hardware, kde mu˚zˇe by´t vy´pocˇet cˇidla prova´deˇn s na´sobneˇ vysˇsˇı´ frekvencı´ a tedy mu˚zˇe by´t dosazˇeno vysˇsˇı´ prˇesnosti.

Simula´tor je realizova´n na vy´vojove´m kitu DE2-115 od firmy Terrasic osazene´m hradlovy´m polem FPGA Cyclone IV od firmy Altera. Komunikace se syste´mem Rex probı´ha´ po se´rive´

lince a proprieta´rnı´m protokolu. Signa´ly jsou generova´ny na logicke´ vy´stupy FPGA pole a zobrazova´ny´ pomocı´ LED diod na vy´vojove´m kitu.

2 Popis proble´mu

Simulace hardware inkrementa´lnı´ho cˇidla je vytva´rˇenı´ pulsu˚ na za´kladeˇ aktua´lnı´ rychlosti odpovı´dajı´cı´m aktua´lnı´mu stavu modelu. Signa´ly z inkrementa´lnı´ho cˇidla pak vypadajı´ jako na obra´zku 1. Podle smeˇru ota´cˇenı´ se prˇedbı´ha´ fa´ze A prˇed fa´zı´ B a nebo naopak. Signa´l I pak ukazuje nulovou polohu senzoru a slouzˇı´ pro prˇesne´ meˇrˇenı´ polohy v ota´cˇce senzoru.

Obra´zek 1:Signa´ly v IRC?justification

Hardwarovy´ simula´tor musı´ by´t propojen s modelovany´m syste´mem, ktery´ mu prˇeda´va´

informace o aktua´lnı´ rychlosti cˇidla.

2.1 Implementace

Simula´tor se skla´da´ ze samotne´ implementace IRC ja´dra k neˇmu prˇipojene´ komunikace po se´riove´ lince, ktera´ prˇijı´ma´ data z rˇı´dicı´ho pocˇı´tacˇe. Uzavı´rajı´cı´ blok pak spojuje prˇı´chozı´ pakety a aktua´lnı´ hodnoty rychlosti do simula´toru IRC. Cˇa´st dat je zobrazova´na´ na sedmisegmentove´m displayi pro testovacı´ u´cˇely.

1student doktorske´ho studijnı´ho programu Aplikovane´ veˇdy a informatika, oboru Kybernetika, e-mail: oje- zek@kky.zcu.cz

52

Simula´tor je rˇı´zen ze syste´mu rex, kde je spusˇteˇn samotny´ model. Informace o poloze, rychlosti a zrychlenı´ jsou vysı´la´ny do simula´toru. Komunikacˇnı´ protokol je zalozˇeny´ na pake- tove´m prˇenosu po se´riove´ lince. Se´riova´ linka je volena jako nejrychlejsˇı´ mozˇna´ implementace proble´mu.

2.2 Prˇipojenı´ k modelu Rex

Model je prˇipojeny´ po se´rivoe´ lince RS-232, rychlost komunikace je 230,4kBaud/s, 1 stop bit, bez parity.

Prˇipojenı´ je mozˇne´ pomocı´ skriptu v jazyku Rexlang vysı´lajı´cı´m hodnoty rychlosti po se´riove´ lince. Hodnoty musı´ by´t prˇed odesla´nı´m prˇepocˇı´ta´ny na hodnoty v simula´toru podle na´sledujı´cı´ rovnice. Hodnoty rychlosti jsou vrad/s. pulseCountje v prototypu nastaveno na 32768 a vyjadrˇueje pocˇet pulsu˚ na ota´cˇku.pulseW idthje bitova´ sˇı´rˇka signa´lu a je nastavena na 63 bitu˚. Frekvence zpracova´nı´ v hradlove´m polif je 50MHz.

U´hlova´ rychlost:

ω_sim = ω

2π ·pulseCount 2pulseW idth−1

f (1)

Paket vysı´lany´ ze syste´mu rex je jednoduchy´ paket uvozeny´ hodnotou

0x0F v1lsb0 . . . v1msb7 v2lsb0 . . . v2msb9

Obra´zek 2:Paket pro IRC simula´tor

3 Za´veˇr a dalsˇı´ pra´ce

Navrzˇene´ zarˇı´zenı´ umozˇnˇuje simulovat vy´stup inkrementa´lnı´ho cˇidla na za´kladeˇ infor- macı´ posı´lany´ch ze simulovane´ho modelu ze syste´mu Rex. Samotne´ signa´ly jsou generova´ny na hradlove´m poli FPGA, protozˇe soucˇasna´ standardnı´ pocˇı´tacˇova´ technika neumozˇnˇuje generova´nı´

signa´lu˚ o dostatecˇne´ frekvenci.

Dalsˇı´ vy´voj by se meˇl ubı´rat smeˇrem k zrychlenı´ komunikace. Zde se jako nejvı´c per- spektivnı´ jevı´ vyuzˇitı´ komunikace po Ethernetu, te´zˇ v proprieta´rnı´m protokolu. Tato linka by prˇedevsˇı´m meˇla snı´zˇit hardwarovou za´teˇzˇ pocˇı´tacˇe s modelem syste´mu a za´rovenˇ snı´zˇit latence komunikace.

4 Podeˇkova´nı´

Pra´ce popsana´ v tomto cˇla´nku byla podporˇena grantem SGS-2013-041.

Literatura

Inzce, J. J., Szabo´, C., Imecs, M. , 2009. Modeling and Simulation of an Incremental Encoder Used in Electrical Drives. 10^th International Symposium of Hungarian Researc hers on Computational Intelligence and Informatics.

Pinker, J., Poupa, M., 2006. Cˇı´slicove´ syste´my a jazyk VHDL.BEN technicka´ literatura, ISBN 80-7300-198-5